Samsung Electronics et ASML ont annoncé le 8 septembre une extension de leur partenariat autour de la lithographie High-NA EUV et de la fabrication avancée de semi-conducteurs.

Le volet le plus immédiat concerne la mémoire.

Samsung prévoit d’introduire le High-NA EUV dans la production à haut volume de futures générations de DRAM d’ici 2028.

Samsung et ASML présentent cette adoption comme une première pour l’industrie de la mémoire.

High-NA change d’abord l’optique, pas la longueur d’onde

Les scanners EUV actuels et les systèmes High-NA utilisent tous deux une lumière extrême ultraviolette de 13,5 nm.

La différence majeure se trouve dans l’ouverture numérique de l’optique de projection.

La génération NXE utilisée actuellement en production fonctionne à 0,33 NA.

La plateforme EXE de High-NA monte à 0,55.

ASML annonce pour ses systèmes EXE une résolution de 8 nm, contre environ 13 nm pour sa plateforme EUV 0,33 NA.

La société indique également qu’un EXE:5000 peut imprimer avec une exposition unique des motifs 1,7 fois plus petits que ceux accessibles à la plateforme NXE.

Ces chiffres décrivent les capacités annoncées par ASML pour la lithographie, pas directement la taille physique d’un transistor ou d’une cellule DRAM commerciale.

Pour une DRAM, gagner en résolution peut éviter d’empiler les expositions

Lorsqu’un motif devient trop fin pour être imprimé directement avec une seule exposition, les fabricants peuvent recourir à plusieurs étapes de patterning.

Chaque étape supplémentaire ajoute des dépôts, gravures, alignements et contrôles.

Cela allonge le cycle de fabrication et multiplie les occasions d’introduire un défaut ou une erreur d’overlay.

La résolution supérieure du High-NA peut permettre de ramener certains motifs à une exposition plus simple.

C’est précisément l’un des bénéfices mis en avant par Samsung et ASML pour prolonger le scaling de la DRAM.

La mémoire a déjà parcouru une première transition EUV

Samsung n’arrive pas au High-NA sans expérience préalable.

Le groupe avait commencé à expédier de la DRAM utilisant l’EUV dès 2020, puis avait annoncé en 2021 la production de DDR5 14 nm utilisant cinq couches EUV.

Le passage vers 0,55 NA représente une nouvelle étape de cette évolution.

Il ne s’agit plus seulement de remplacer progressivement des couches DUV complexes par de l’EUV conventionnel, mais d’augmenter la résolution du scanner EUV lui-même.

Pourquoi la DRAM devient-elle aussi difficile à réduire ?

Une cellule DRAM paraît conceptuellement simple : un transistor contrôle l’accès à une charge stockée dans un condensateur.

À l’échelle industrielle, des milliards de cellules identiques doivent pourtant être fabriquées avec des dimensions extrêmement régulières.

Réduire le pitch des lignes et contacts tout en conservant suffisamment de capacité électrique, de fiabilité et de rendement pousse plusieurs étapes lithographiques vers leurs limites.

Les marges d’overlay deviennent également plus serrées à mesure que les structures rétrécissent.

Une meilleure résolution n’élimine pas les problèmes de matériaux, de condensateurs ou d’architecture de cellule, mais elle retire une partie de la pression imposée au patterning.

Le High-NA pourrait aussi raccourcir le temps passé dans la fab

ASML présente la simplification du procédé comme l’un des intérêts économiques majeurs de sa plateforme EXE.

Moins de double ou multiple patterning signifie potentiellement moins d’étapes pour une même couche.

Une séquence plus courte peut réduire le cycle time et le nombre d’opérations susceptibles de générer un défaut.

Samsung parle de son côté d’une amélioration de l’efficacité du procédé et d’une extension de la feuille de route DRAM.

Aucun gain chiffré de rendement ou de coût spécifique à la future DRAM Samsung 2028 n’a encore été publié.

Les machines High-NA existent déjà

La technologie n’est plus seulement un démonstrateur de laboratoire.

ASML a livré son premier scanner High-NA fin 2023.

Sa plateforme EXE est désormais entrée dans les premières phases d’utilisation industrielle.

Intel Foundry a indiqué en septembre 2026 avoir déjà traité plus d’un million de wafers sur des équipements High-NA, en cumulant qualification, R&D et production sur certaines couches d’une partie de ses processeurs Panther Lake.

Le calendrier de Samsung pour la DRAM intervient donc après les premiers usages en logique, ce qui correspond à la feuille de route historique d’ASML : logique d’abord, mémoire ensuite à des densités comparables.

Le deuxième chantier porte sur quelque chose de beaucoup plus ancien : le photomasque

Samsung rejoint parallèlement l’initiative industrielle consacrée à une nouvelle génération de photomasques 12 pouces.

Un photomasque contient le motif qui doit être projeté sur le wafer.

La lumière du scanner traverse ou se réfléchit selon l’architecture du masque, puis l’optique réduit et projette cette information vers le wafer photosensible.

Le secteur utilise depuis des décennies un format d’environ 6 pouces.

Malgré la transformation radicale des scanners, ce format a survécu jusqu’au High-NA.

High-NA a justement été conçu au départ pour conserver ces masques 6 pouces

C’est un point essentiel du calendrier.

Les systèmes EXE de première génération utilisent des optiques anamorphiques.

L’image est traitée différemment selon les deux axes afin de permettre au scanner High-NA d’utiliser les reticles de taille traditionnelle malgré ses miroirs beaucoup plus grands.

Cette solution réduit toutefois de moitié la taille du champ imprimable dans une direction.

Pour certains grands designs, il faut donc exposer plusieurs champs puis les raccorder.

Ce raccord est le stitching.

Le masque 12 pouces veut retirer cette contrainte à long terme

En agrandissant fortement le format du masque, l’industrie peut retrouver un champ utile plus large tout en conservant les bénéfices optiques du High-NA.

ASML explique que cette évolution devrait augmenter la productivité, diminuer certains coûts de fabrication et supprimer des contraintes de stitching.

Le gain ne vient donc pas d’une meilleure résolution du masque lui-même.

Il vient surtout de la capacité à exposer plus efficacement des motifs de grande taille avec la génération High-NA.

2028 n’est pas la date des masques 12 pouces

Les deux annonces arrivent ensemble, mais leurs calendriers sont très différents.

Samsung vise la production DRAM High-NA d’ici 2028 avec l’écosystème de masques actuel.

L’initiative industrielle menée par ASML et TSMC autour du 12 pouces vise une ligne pilote de masques autour de 2031.

La préparation de scanners High-NA adaptés à cette plateforme est ensuite visée autour de 2033 pour les nœuds avancés.

Les futures DRAM Samsung de 2028 ne dépendent donc pas de l’existence préalable d’un photomasque 12 pouces.

Changer le masque signifie changer tout un écosystème autour du scanner

Passer de 6 à 12 pouces ne consiste pas à fabriquer une plaque plus grande et à l’insérer dans une machine existante.

Les équipements de fabrication du masque, l’inspection, la métrologie, les systèmes de nettoyage, les pellicules de protection, la manipulation robotisée et le transport doivent eux aussi évoluer.

Les standards industriels doivent également définir précisément le format et les interfaces mécaniques.

C’est pourquoi Samsung rejoint un consortium plutôt que développer ce composant isolément.

L’initiative réunit fabricants de puces, fournisseurs de masques et entreprises de l’écosystème lithographique.

Une grande partie du défi économique du High-NA se joue dans la productivité

Un scanner plus précis n’est utile industriellement que s’il peut produire suffisamment de wafers à un coût acceptable.

ASML a donc fait évoluer successivement ses modèles EXE autour du throughput et de l’overlay.

Sa roadmap publique d’avril 2026 positionne l’EXE:5200B jusqu’à 175 wafers par heure dans certaines conditions sans stitching, puis des évolutions 5200C et 5200D visant encore davantage de débit.

Ces valeurs dépendent notamment de la dose utilisée et du type d’exposition.

Elles ne constituent pas des chiffres de productivité garantis pour une ligne DRAM Samsung spécifique.

Le stitching coûte du débit parce qu’un même motif demande davantage de travail au scanner

Avec le champ anamorphique réduit, certains motifs nécessitent plusieurs expositions alignées avec précision.

Chaque exposition supplémentaire consomme du temps machine.

Le raccord doit aussi respecter des tolérances extrêmement serrées afin que la jonction ne se transforme pas en défaut fonctionnel.

Le passage futur au grand masque cherche donc autant à améliorer l’économie du High-NA qu’à faciliter certains designs.

ASML et TSMC parlent explicitement d’une plateforme destinée à exploiter plus complètement les capacités de la lithographie High-NA.

Pour Samsung, la participation couvre à la fois mémoire et foundry

Samsung possède une position particulière dans cette transition puisqu’il fabrique ses propres mémoires tout en exploitant une activité de fonderie pour des clients externes.

Les travaux sur les masques 12 pouces peuvent donc servir à terme plusieurs catégories de produits.

La DRAM possède des motifs très répétitifs et des contraintes de densité particulières.

La logique avancée doit gérer des architectures de transistors et des designs clients beaucoup plus variés.

La même plateforme lithographique n’est pas forcément exploitée de la même manière dans les deux cas.

La course à l’IA pousse aussi indirectement la lithographie mémoire

L’explosion des accélérateurs IA augmente la demande en DRAM avancée, notamment sous forme de HBM.

Une HBM empile plusieurs dies, mais chacun de ces dies doit d’abord être fabriqué avec un procédé DRAM capable de continuer à augmenter densité et efficacité.

Le packaging 3D ne remplace donc pas la nécessité de faire progresser le silicium de base.

Lorsque Samsung et ASML parlent du rôle du High-NA dans l’ère de l’IA, le lien passe en partie par cette demande de mémoire plus dense et plus performante.

Le High-NA ne résout toutefois pas à lui seul la compétition sur la HBM

Une pile HBM dépend aussi du rendement des dies, des TSV, du bonding, du contrôle thermique, du packaging et de l’interface logique.

Une lithographie plus avancée peut améliorer la génération de DRAM sous-jacente sans garantir qu’un produit HBM final soit meilleur.

Le calendrier High-NA 2028 doit donc être lu comme une évolution de procédé mémoire, pas comme une annonce directe de performances d’une future HBM précise.

Samsung prend aussi le risque de faire entrer plus tôt une machine extrêmement complexe dans sa ligne mémoire

Une nouvelle génération de scanner apporte ses propres contraintes de qualification.

Les équipes doivent stabiliser l’overlay, la dose, le resist, les masques, les inspections et les recettes autour de la machine.

Le bénéfice économique n’apparaît que si la réduction du nombre d’étapes compense le coût et la complexité du nouveau scanner.

Samsung ne donne pas encore la génération commerciale exacte de DRAM qui recevra la première étape High-NA, ni le nombre de couches concernées.

L’objectif annoncé porte sur une introduction dans la production de masse d’ici 2028.

Ce qui se joue est finalement la prochaine économie du scaling

L’EUV conventionnel a permis à l’industrie de continuer à réduire les motifs sans multiplier indéfiniment les étapes de lithographie DUV.

Le High-NA reprend la même logique une génération plus loin : payer pour une optique beaucoup plus complexe afin d’éviter qu’une partie de la complexité ne se répande dans tout le procédé.

Le photomasque 12 pouces pousse ensuite cette logique sur la productivité du scanner lui-même.

Samsung prépare donc deux horizons distincts.

Le premier est relativement proche : utiliser une optique 0,55 NA pour continuer à réduire la DRAM à partir de 2028.

Le second demande de modifier une pièce de l’écosystème lithographique qui n’avait pratiquement pas changé de format depuis des décennies.

Si le calendrier actuel tient, les premières DRAM High-NA seront déjà en fabrication plusieurs années avant que le masque 12 pouces ne quitte réellement la phase pilote.